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3D+IC设计带来的影响与挑战

3D+IC设计带来的影响与挑战
来源:电子工程专辑 时间:2012-06-21
在加州蒙特雷举办的电子设计工艺研讨会(EDPS)上,大会专门安排一天的时间来讨论设计3D IC所遇到的挑战。正如大会名称所揭示的,研讨的重点是芯片设计人员遇到的问题,深入探讨了3D IC什么时候有可能成为实际可行的解决方案,对系统设计领域究竟能产生什么影响。

对于系统而言,在一个封装中含有多个管芯能够带来很多优势。明显的是外形布局:您减小了芯片所需要的电路板面积,减少了芯片之间的互联走线。而这些优势还仅仅是开始,使用层叠封装(PoP)技术的智能电话设计人员早已体会到了这些优势。

发言人强调说,3D的主要优势源自能够极大的减小管芯之间互联阻抗。Cadence Design公司产品市场主任Marc Greenberg评论说,3D IC 将要采用的直通圆晶穿孔(TSV)技术能够实现“与PoP技术实现相比,电容低6倍,而互联短200倍。”这与PoP相对于分立IC的改进相类似。

这些不同直接转换为三类优势:管芯之间能够使用更宽的链接——高达数千个引脚,更短的互联延时,以及大幅度降低互联能耗

Greenberg说:“在 逻辑存储器 应用中,我们希望与PoP相比功耗能够降低4倍。而Xilinx公司在通过硅片基底连接FPGA管芯的应用中,宣称,与电路板上的分立FPGA封装相比,每瓦带宽提高了100倍。如此巨大的差异能够彻底改变系统规划人员在分区技术上的决定。”

为进一步说明这一概念,Greenberg提到了由欧洲研究组织CEA-LETI、ST-Ericsson和Cadence 联合开发的Wioming测试装配(图1)。这一堆叠采用了Wide-I/O DRAM总线标准和专用3D芯片网络互联体系结构。


图1.Wioming测试芯片验证了使用TSV来同时实现Wide-I/O DRAM和专用 系统总线

EDPS发言人提醒说,3D IC除了这些优势,实际上还有很明显的问题。Qualcomm公司总监Riko Radojcic报告说:“两年前我们一直担心的制造问题现在已经很好的解决了。我们现在面临的问题包括,可靠性、标准和产量。对于这些问题,系统规划人员可能要求系统设计团队在体系结构和实施上做出采用3D IC技术的关键决定,并应用到芯片设计的早期阶段中。