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Altera开发IP内核芯片 降低FPGA设计复杂性

Altera开发IP内核芯片 降低FPGA设计复杂性
来源:中国电子网 时间:2012-08-16

Altera公司的40-Gbps以太网(40GbE)和100-Gbps以太网(100GbE)知识产权(IP)内核芯片能够高效的构建需要大吞吐量标准以太网连接的系统,包括,芯片至光模块、芯片至芯片以及背板应用等。介质访问控制(MAC)和物理编码子层以及物理介质附加(PCS+PMA)子层IP内核符合IEEE802.3ba?-2010标准要求,降低用户在Altera 28-nm Stratix® V FPGA和40-nm Stratix IV FPGA中集成40GbE和100GbE连接的设计复杂度。

企业和产品市场副总裁Vince Hu评论说:“越来越多的系统设计使用高速以太网——不仅仅是局域网附加子层,而且还有系统内部互联,因此,包括40GbE/100Gb EMAC和PCS+PMA层在内的子系统IP成为系统设计团队工具包的关键组成。这些内核针对Altera开发套件和Altera Quartus® II软件12.0集成进行优化,适用于在Stratix IV和Stratix V FPGA中开发高性能、低成本子系统IP。”

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