Cadence 试产FinFET制程14nm测试晶片

Cadence近日宣布，运用IBM FinFET制程技术所设计的 ARM Cortex-M0 处理器14nm测试晶片已投入试产。成功投产14nmSOI FinFET 技术归功于三家厂商携手建立的生态体系，在以 FinFET 为基础的 14nm设计流程中，克服从设计到制造的各种新挑战。

14nm生态系统与晶片是ARM、Cadence与IBM合作在14nm以上的先进制程 开发系统 晶片(SoCs)之多年期协议的重大里程碑。运用FinFET技术的14nm设计SoC实现了大幅减少耗电的承诺。

“这个晶片代表着先进制程技术的重大里程碑，这是三家公司的专家们通力协作的成果。”Cadence益华电脑晶片实现事业群资深副总裁徐季平表示：“FinFET设计为设计社群提供了重大的优势，但也需要先进晶圆厂、IP与EDA技术的支持，以克服可观的挑战。Cadence、IBM与ARM通力合作克服了这些挑战，也为各种生产设计而发展出能够支援14nmFinFET开发的生态系统。”

这个晶片之所以开发，是为了要验证14nm设计专属基础IP的建构基块。除了ARM处理器、SRAM记忆体区块之外，还包含了其他区块，为以FinFET为基础的ARM Artisan实体IP的基础IP开发工作提供不可或缺的特性资料。

每当 SoC 往更小的面积进行设计时，就会带来新的挑战，这些挑战需要SoC设计产业链中的领导厂商通力合作，一起来解决。”ARM副总裁暨实体IP事业部总经理Dipesh Patel表示：“在14nm的设计上，多数的挑战来自于FinFET技术，而我们与Cadence和IBM的合作就是专注于实现14nmFinFET技术在设计与经济成本上的可行性，克服这些挑战。」

ARM设计工程师们运用建立在IBM的绝缘层上覆矽(silicon-on-insulator，SOI)技术之上的14nmFinFET技术的ARM Cortex-M0处理器，提供的效能/功耗组合。采用周延的14nm双重曝光与FinFET支援方法，搭配使用Cadence技术的工程人员来设计FinFET 3D电晶体晶片。

“这次14nm测试晶片试产是我们在SOI上运用内建的电介质隔离功能，而在FinFET取得的重大进展。”IBM半导体研发中心副总裁Gary Patton表示：“事实上，Cadence与ARM在设计解决方案上协同作业，将这个以IBM的FinFET技术为基础的测试晶片投入试产。我们仍将继续合作，在14nm以上兑现全空乏型(fully depleted) SOI FinFET装置的卓越功耗、效能与变异性控制的承诺。”

为了成功，工程师们必须要有14nm与FinFET规则台(rule decks)以及更佳的时序分析的支援。这个晶片是运用Cadence Encounter Digital Implementation (EDI)系统而设计实现的，具备运用Cadence Virtuoso工具而设计的ARM 8-track 14nmFinFET标准单元库。EDI系统提供按照以FinFET为基础的14nmDRC规则执行设计实现所需的先进数位功能，并纳入全新GigaOpt化技术，享受FinFET技术所提供的功耗与效能优势。此外，这个解决方案也运用通过生产验正的双重曝光更正设计实现功能。Encounter Power System、Encounter Timing System与Cadence QRC Extraction提供支援14nmFinFET结构的14nm时序与 电源 signoff功能。