来源：EEWORLD
时间：2014-10-10
令设计者受益于先进制程的更高性能、更低功耗以及更小设计面积。
美国加州圣何塞（2014年9月26日）-全球知名的电子设计创新Cadence设计系统公司(NASDAQ: CDNS)今日宣布为台积电16纳米FinFET+ 制程推出一系列IP组合。 Cadence所提供的丰富IP组合能使系统和芯片公司在16纳米FF+的先进制程上相比于16纳米FF工艺，获得同等功耗下15%的速度提升、或者同等速度下30%的功耗节约。
目前在开发16 FF+工艺的过程中，Cadence的IP产品组合包括了在开发先进制程系统单芯片中所需的多种高速协议，其中包括关键的内存、存储和高速互联标准。IP将在2014年第四季度初通过测试芯片测试。有关IP产品和销售时间的详细信息，客户可联系Cadence当地的销售人员。
Cadence在今天还宣布了其针对16纳米FinFET+制程的数字实现、签收和定制/模拟设计工具已获得台积电认证。
台积电设计基础架构市场部高级总监李硕表示：“我们16纳米FinFET+制程对于下一代单芯片设计至关重要，它们平衡了设计中性能、功耗和面积的难题。作为台积电长期可信任的合作伙伴，我们相信在这一新制程被广泛采用的过程中，Cadence提供的验证过的工具和IP会扮演非常重要的作用。”
Cadence高级副总裁和IP部门总经理Martin Lund指出：“我们针对16纳米FinFET+制程的丰富IP组合将使设计团队能快速进入下一代系统单芯片的设计、并体验到新FinFET制程的性能和功耗优势。”
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