Cadence黄小立　混合讯号芯片验证挑战大增

    物联网(IoT)应用兴起，除为半导体厂开创新的市场商机外，亦带来诸多积体电路(IC)设计新挑战，特别是系统单晶片(SoC)功能整合度愈来愈高，已使IC设计业者面临更严峻的数位和类比混合讯号(Mixed Signal)电路验证(Verification)挑战。

    益华电脑(Cadence)全球执行副总裁黄小立表示，物联网应用须具备感测、处理和连结等能力，而SoC要在兼顾小尺寸、低功耗和低成本的前提下整合上述功能，将面临许多挑战。 

    Cadence全球执行副总裁黄小立表示，近年来亚太区晶片设计公司对验证工具的需求已显着攀升。

    黄小立进一步解释，要达到上述设计目标，SoC开发商势必须使用先进制程，然而在先进制程设计中打造类比功能极为吃力，因此许多晶片大厂如联发科，已开始利用数位预失真(Digital Pre-distrotion)和数位校正(Digital Calibration)等方法，将许多类比功能转换为数位设计，降低在先进制程节点实作类比电路的挑战。 

    不仅如此，先进制程的设计规则愈来愈多，且类比与数位电路须同步验证，才能确保晶片功能运作无虞，因而对混合讯号验证的需求愈来愈高，也因此益华不断投入新技术研发，如近期所提出的“Real Number Modeling”技术，即可让设计人员在数位模拟环境中执行类比电路模拟，从而大幅提高SoC的验证效率。 

    另一方面，益华也戮力厚实物联网晶片设计所需的矽智财(IP)阵容，如数位讯号处理器(DSP)、中高阶类比数位转换器(ADC)与数位类比转换器(DAC)，以及高速介面等，同时致力确保客户在益华设计工具中使用该公司IP时，可达到的整合设计。 

    黄小立指出，亚太地区的晶片商长久以来较重视设计实作(Design Implementation)层面，对于验证的投入相对较少。然而，随着SoC设计益趋复杂，晶片商已逐渐体认到验证的重要性，毕竟一旦发生错误而须返工，花费的时间与成本负担愈来愈大，因此这一两年购买电子设计自动化(EDA)验证工具的厂商家数已有明显增加。