半导体行业进入变革期 我国IC技术布局需慎重

作者：陈炳欣

电子电路逐渐细微， 芯片 制造商在 晶体管 设计制造方面遇到的困难也越来越大。1965年“摩尔定律”与1975年“丹纳德定律”所构建的“几何尺寸按比例缩小”的时代在进入10纳米后，多年来基于硅的平面器件所形成的技术路线、工艺装备和生产条件，面临重大调整。进入2014年以来，英特尔、台积电在推进基于14nm/16nm FinFET工艺时都遇到了比以往更大的挑战，而日前韩国三星公司宣布与意法半导体合作开展FD SOI生产工艺开发，更使半导体产业的技术路线图变得扑朔迷离。国际半导体业进入调整变革期，对于中国企业来说，既是机遇也是挑战。

降低成本是关键

20nm以后主要存在两条技术路线：Intel和TSMC主导的FinFET技术以及IBM、ST主导的FD SOI技术。

半导体芯片沿着更小的单位面积、更细线宽、更低成本、更低功耗的路径向前演进，不同技术节点都有不同的技术障碍，人们也会开发出不同的技术加以解决，比如28nm时代的PolySiON和HKMG。在20nm节点上业界普遍认为FinFET技术尚不是必须的，但是到了20nm以后则主要存在两条技术路线：Intel和TSMC主导的FinFET技术以及IBM、ST主导的FD SOI技术。由于Intel和TSMC在IC制造业占据主要地位，FinFET毫无疑问成为主流。

然而，近年来逻辑芯片工艺在向10纳米节点演进过程中，前进步伐遭遇到了逆风阻挡。英特尔原先预定接续Haswell的14nm工艺Broadwell处理器于2013年底量产，然而目前量产时程已经延后到2014年下半年，甚至有可能推迟至明年才能与消费者见面。台积电的16nm工艺研发也时常有开发不顺利的消息传出。

高昂的成本是目前两家厂商面临的主要问题。“产业界在14nm节点上采用FinFET技术已经基本成共识，至今技术上实现已无大的障碍，重点是要找到降低成本的有效途径，否则仅会有少数高毛利产品可以用得起14nm工艺。”清华大学微电子所教授魏少军指出。

EUV光刻机的光刻功率不足则是影响FinFET技术在10nm及10nm以下成本过高的主要原因。Lam Research院士Reza Arghavani指出，对于半导体制造来说，EUV不能及时导入使用，业界也能采用spacer图形化技术加以实现。但问题是spacer的工艺步骤需要三次掩膜才能达到效果，这导致制造成本和时间都大幅增加。所以没有EUV，未来的光刻图形化是个问题。