智原科技采用Cadence工具流程实现大型SoC开发

【中国，2013年11月18日】——全球电子设计创新企业 Cadence 设计系统公司（NASDAQ: CDNS）今天宣布，位于台湾新竹的 智原科技 (Faraday Technology Corp.) 通过采用Cadence®完整的工具流程，已成功完成该公司型的SoC (系统单芯片) 项目开发，该项目是用于4G基站的3亿门芯片设计。通过在其分层式 (hierarchical) 设计流程中部署Cadence Encounter® 数字设计工具，智原科技的设计团队在短短的七个月内，就完成了这个复杂SoC从输入数据到流片的工作。

通过采用Encounter®数字实现 (EDI) 系统，智原科技成功使这颗SoC设计每次执行原型设计的时间从两周缩短到三至五天，包括GigaOpt多线程优化与先进分析、适合Encounter Conformal® Equivalence Checker (EC) 的分层式EC比较方法、用于RC提取和时序分析的整合式签收工具。

此外，智原科技还采用了Cadence的其它产品，包括Incisive® Enterprise Simulator、验证IP、Encounter Power System、Allegro Package Designer，以及Allegro® SigrityTM 信号和电源完整性解决方案。

智原科技研发副总裁洪正信表示：“这颗SoC是我们首次进行的规模设计项目，也是我们在台湾开展复杂的一个项目，因此我们汇集了的工具组合，以确保在性能、质量和上市时间方面都能获得成功。Cadence丰富的数字实现和验证产品，再加上其高度的支持与配合，帮助我们达成了所有的设计目标。”

Cadence公司EDA产品战略官徐季平博士表示：“对智原科技来说，为了管理这类庞大SoC设计的复杂度，需要采用紧密整合的解决方案，以帮助设计人员快速地将创新设计落实为真正的产品。通过采用Encounter数字实现系统和验证方案，智原科技大幅提升了SoC的开发速度。”

更多有关该设计项目的信息，请点击//www.cadence.com/rl/Resources/success_stories/FaradayTech_cs.pdf。智原科技将于11月20日至22日在日本横滨举行的2013年嵌入式技术展 (Embedded Technology 2013 Conference) 上介绍此项目的详细内容。