赛灵思UltraScale架构——打破魔咒的砝码

赛灵思：魔咒将失效

一直以来，在FPGA领域，对赛灵思和Altera而言，除了摩尔定律，似乎还有另一条魔咒在起作用。那就是风水轮流转，30年河东、30年河西，在工艺节点的演进中，每一家都只能保持一代的优势。65nm赛灵思胜出，到了40nm就是Altera坐庄，而28nm的市场优势又交回给了赛灵思。

这点也不难理解，在某一代掌握优势的厂商就会想花更多精力在这一代的推广和运营上，而在某一代失守的厂商自然会把更多精力投入到下一代的研发中希望尽快收复失地。但就在近，赛灵思公司全球高级副总裁、亚太区执行总裁汤立人表示“赛灵思要打破这一魔咒”，与此同时宣布赛灵思抢先一步发片20nm工艺的FPGA产品，将“继续一代”。

赛灵思公司全球高级副总裁、亚太区执行总裁汤立人

打破魔咒的砝码

看看是怎样的产品让赛灵思有如此自信。赛灵思称20nm工艺FPGA产品为“ASIC级的可编程架构”并将该新架构命名为“UltraScale”，可理解为超范围，顾名思义，赛灵思想借全新ASIC级的产品进入更广泛的原有ASIC的市场。

对照Altera前不久发布的下一代10系列产品Arria 10和Stratix 10的信息，两家厂商都在产品的命名上下了一番功夫。与Altera更多强调产品性能提升不同，赛灵思的产品在架构上做了很多优化，从而让产品在功耗等性能方面拉近和ASIC产品的距离，而这些是此前FPGA产品进入原有ASIC市场的障碍，UltraScale架构的推出也让赛灵思更进一步接近自己的目标—替代ASIC/ASSP。汤立人提到，28nm工艺的产品推出后，在通信领域的客户中，其中有40%原来是采用ASIC器件的，相信这也是让赛灵思确信FPGA在替代ASIC方面将大有作为的信心来源。

赛灵思对UltraScale架构的优化包括：

1. 布线

汤立人透露，虽然在28nm工艺下FPGA产品可达到数十万甚至上百万的逻辑单元数，但因为普遍存在的布线拥塞等问题，实际的器件利用率只能达到70~80%，这也是一些客户反映比较多的一个问题。

在的UltraScale架构中，赛灵思采用了一种更智能的布线方式，从下图中我们可以看到其形象的描述。而更直观的理解是，通过对整体逻辑单元的更合理布局形成一些快速通道，减少了对很多作为中间布线通道的逻辑单元的浪费，从而让更多的逻辑单元能够发挥更重要的系统功能的作用。经这种布线优化后，器件利用率可达到90%，且不影响产品性能。

UltraScale架构的布线优化

2. 时钟

在高速系统中往往需要512到2048位宽度的总线，这时原有FPGA产品的时钟歪斜问题就越发凸显UltraScale架构采用类似ASIC时钟几乎可将时钟布置到晶片的任何地方，极大改善了延迟的问题，使系统级时钟歪斜大幅降低达50%。

UltraScale架构的类ASIC时钟布线

从上图我们可以看到，UltraScale采用多区域时钟功能，类似时钟树的布局。

3. 关键路径

架构在关键路径优化方面所做的工作包括：大幅增强DSP处理，即增加DSP单元;提供高速存储器级联，从而消除DSP和包处理中的瓶颈问题，即互联性，也避免使用更多片上布线或逻辑资源;将高强度I/O功能做硬化IP处理，基于现有I/O功能相对完善不需要占用编程资源，这样的做法可以降低时延同时释放逻辑和布线资源。