手机芯片的3D IC之路 压力重重

3D IC 将是半导体业者站稳手机晶片市场的必备武器。平价高规智慧型手机兴起，已加速驱动内部晶片整合与制程演进；然而，20纳米以下先进制程研发成本极高，但所带来的尺寸与功耗缩减效益却相对有限，因此半导体厂已同步展开3D IC技术研发，以实现更高的晶片整合度，其中，三星已率先宣布将于2014年导入量产。

拓墣产业研究所半导体中心研究员蔡宗廷认为，MEMS技术将是手机设计差异化的关键，包括MEMS自动对焦和振荡器的出货成长均极具潜力。

拓墣产业研究所半导体中心研究员蔡宗廷表示，2013～2015年手机内部晶片将以应用处理器为核心不断向外整并，并导入20纳米(nm)以下先进制程，包括基频处理器、联网模组及射频(RF)收发器均将合而为一。此外，电源、影音和触控IC也将逐步整合成系统单晶片(SoC)；而各种微机电系统(MEMS)感测器则透过封装技术组成感测器集线器(Sensor Hub)，届时手机内部标配晶片将从2012年的十二颗，迅速缩减至六颗左右。

众所皆知，提高晶片整合度的关键在于制程微缩，然而，晶圆厂从28纳米跨入20纳米后，因面临半导体材料物理特性极限，以及钜额的设备、矽智财(IP)投资，闸极制作成本却仅能下降3.34%，远远落后前几代10～33%的水准；而面积也只缩减28%，不如先前每一代演进大多能达到40%的改善；种种因素将导致20纳米约当八寸晶圆价格飙涨35.42%。

随着制程微缩的投资报酬率逐渐失衡，半导体业者已开始加重研发3D IC，期取得较佳的下世代产品开发效益。日前在2013年新加坡国际半导体展(SEMICON Singapore)中，三星、高通(Qualcomm)均已揭橥新一代Wide I/O记忆体加逻辑晶片的立体堆叠设计方案，前者因同时拥有记忆体与应用处理器技术，更一马当先宣布将于2014年导入量产。

对封测业者而言，3D IC更将是巩固未来营收的重要武器。蔡宗廷分析，一旦手机标配晶片的封装需求砍半，将大幅影响封测厂营收来源，因而刺激矽品和星科金朋(STATS ChipPAC)，积极布局技术含量及毛利较高的3D IC封装技术，包括晶片面对面堆叠(F2F Stacking)、2.5D矽中介层(Interposer)等。

除封测厂外，台积电也全力冲刺CoWoS(Chip on Wafer on Substrate)制程商用，吸引半导体设备厂加紧部署新方案。蔡宗廷透露，3D IC须进行矽穿孔(TSV)，流程相当耗时，导致成本居高不下；为此，东京威力科创(Tokyo Electron)近期已发布一套新流程，并透过改良蚀刻(Etching)、清洗(Cleaning)和内埋(Liner)等设备，节省晶圆阻挡层(Barrier)、化学机械研磨(CMP)及清洗的制作时程，让3D IC晶圆生产加快一倍。同时，由于台积电正逐渐增加在地采购比重，因此台商鸿硕也已投入研发3D IC蚀刻设备，积极争取订单。

蔡宗廷强调，行动装置平价高规的发展势不可当，以苹果(Apple)为例，从2010年推出售价约650美元的iPhone 4以来，2011～2012年的下两代产品价位均维持同样水准，但包括显示器、处理器和记忆体规格却大幅跃进；同样的状况也发生在其他 Android手机 品牌上，因而加重晶片商产品整合度、生产成本压力。